Multiplexer ( # Verilog )

 

 

Multiplexer에 대해서 알아봅시다.

아래의 진리표를 봐주세요.

 

INPUT		OUTPUT
S1	S0	Y
0	0	I0
0	1	I1
1	0	I2
1	1	I3

 

MUX ( Multiplexer ) 는 2n 개의 인풋을 n 개의 Select 신호에 따라 출력을 내보내는 회로입니다.

위의 진리표를 통해 식을 구하면 아래와 같이 표현 할 수 있습니다.

 

Y = S1' S0' I0 + S1' S0 I1 + S1 S0' I2 + S1 S0 I3

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Gate Level

 

 

 

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Verilog (1)

Testbench (1)

Sim (1)

 

 

 

Verilog (2)

Testbench (2)

Sim (2)