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Full Adder ( # Verilog )
juniordigital
2024. 6. 19. 17:55
Full Adder 에 대해서 살펴보겠습니다.
아래의 진리표를 봐주세요.
| INPUT | OUTPUT | |||
| A | B | C_in | C_out | Sum |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 |
| 1 | 0 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 0 |
| 1 | 1 | 0 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 |
C_out
| C_in \ AB | 00 | 10 | 11 | 01 |
| 0 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 1 | 1 |
Sum
| C_in \ AB | 00 | 10 | 11 | 01 |
| 0 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 1 | 0 |
진리표를 통해 카르노 맵을 이용해서 식을 구하면 아래의 식이 됩니다.
C_out = AB + BC_in + C_inA
Sum = A ⊕ B ⊕ C_in
Gate Level
자세히 보면 Half_Adder 2개를 이어서 Full_Adder를 구현한 것을 알 수 있습니다.
Verilog
TESTBENCH
Sim
