디지털논리회로
Half Subtractor ( # Verilog )
juniordigital
2024. 6. 19. 18:26
Half Subtractor 를 살펴봅시다.
아래의 진리표를 봐주세요.
| INPUT | OUTPUT | ||
| A | B | Borrow | Difference |
| 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 0 |
| 1 | 1 | 0 | 0 |
위의 진리표를 통해 식을 구하면 아래와 같이 됩니다.
Borrow = A'Y
Difference = A ⊕ B
Gate Level
Half Adder에 NOT Gate 가 1개 추가된 것을 알 수 있습니다.
이 외에 1과 XOR Gate를 연결해 보수를 취하는 방법도 있습니다.
Verilog
TESTBENCH
SIM
