Half Adder ( # Verilog )

 

 

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1자리의 이진수를 연산하는 Half Adder 를 살펴보겠습니다.

아래의 진리표를 봐주세요

INPUT		OUTPUT
A	B	Carry	Sum
0	0	0	0
1	0	0	1
0	1	0	1
1	1	1	0

 

Half Adder 의 경우

 

Carry는 INPUT 모두 1인경우 1을 출력하는 AND Gate 로 표현 할 수 있습니다.

 

Carry = AB

 

Sum은 INPUT 중 1의 개수가 홀수일 때 출력하는 OR Gate 로 표현 할 수 있습니다.

 

Sum = A ⊕ B = A'B + AB'

 

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Gate level

 

 

 

 

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Verilog

 

TESTBENCH

 

SIM