Up / Down counter 를 설계해보겠습니다.
먹스를 통해 select 신호가 1 일때는 - 1 을 더하고, 0일때는 +1 을 더합니다.
클럭과 동기화해 동작하는 8bit 카운터를 구성했습니다.
Verilog
Testbench
Sim
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