설계할 때 Area 가 작아짐에 따라 많은 회로들이 들어감에 따라 데이터에 오류가 생길 수 있습니다.
오류에 따라 정상작동 하지 않을 수 있기에 확인할 수 있는 방법이 필요합니다
이에 1비트를 더 붙여서 1의 개수가 짝수개가 되게끔 데이터를 출력합니다.
이 추가된 1비트를 Parity bit이라고 하며 XOR gate를 통해 표현 할 수 있습니다.
Verilog
Testbench
Sim
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