이전 ECC의 문제점으로 1비트의 데이터만 잘못된 것은 알 수 있지만 2비트가 잘못된다면 오류가 검출되지 않습니다. 이를 개선하기 위해 데이터 전체와 추가적인 1비트의 Parity bit을 통해 2비트가 바뀌었다는 것을 detect 할 수 있습니다.
Verilog
Testbench
Sim
'Verilog' 카테고리의 다른 글
| RISC ( # R- Type # Datapath # Verilog ) (0) | 2024.08.20 |
|---|---|
| RISC ( # R- Type # Fetch # Verilog ) (0) | 2024.07.31 |
| ECC ( Error colection code ) (0) | 2024.07.04 |
| Parity bit (0) | 2024.07.04 |
| Watch ( 2 ) ( with counter ) (0) | 2024.06.28 |