Full Subtractor ( # Verilog )

 

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Full Subtractor 를 살펴보겠습니다.

아래의 진리표를 봐주세요

 

INPUT			OUTPUT
A	B	Borrow_in	Borrow_out	Difference
0	0	0	0	0
0	0	1	1	1
1	0	0	0	1
1	0	1	0	0
0	1	0	1	1
0	1	1	1	0
1	1	0	0	0
1	1	1	1	1

 

위의 진리표를 통해 식을 구하면 아래와 같이 나옵니다.

 

Borrow_out = A' B + B Borrow_in + Borrow_in A'

Difference = A ⊕ B ⊕ Borrow_in

 

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Gate Level

Full Subtractor

 

Full Adder 와 같이 Half subtractor 2개가 들어간 것을 확인 할 수 있습니다.

 

 

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Verilog

TESTBENCH

SIM