RISC ( # R- Type #Timing # Power # Verilog )

 

마지막으로 Instruction Fecth와 Datapath를 합성해 RISC Rtype이 정상작동하는지 확인해보겠습니다.

자세한 내용은 이전 페이지들을 참고해주시면 감사하겠습니다.

 

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Readme

Synthesis된 하드웨어의 모습을 보기 위해 Quartus로 설계하였습니다. RISC 문서를 통해 자세히 설계해야하지만, 인터페이스만을 통해 설계하기에  Imm Gen, Control unit, Mux 1개를 제외하고 설계하였습니다. R type의 동작 및 테스트를 목표로 두었으며 나중에 제외한 모듈을 추가할 수 있도록 설계했습니다. RISC-V 에서는 Pipeline을 사용합니다. Fetch, Decode, Execute,Writeback 등으로 단계를 나누므로 General한 디자인을 위해 Instruction Fetch 와 Datapath로 나누어 instance를 생성했습니다.

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 동작을 확인하기 위해 비워놓았던 Instruction code를 입력합니다.

 

 

 

데이터 흐름대로 신호들을 나열해서 보았을때 의도한대로 동작하는것을 확인 할 수 있습니다.

 

Fetch와 Datapath를 Instance 화 해서 합성하였기때문에 2개의 block으로 나뉘어져있는것을 볼 수 있습니다.

 

 

내부는 이전에 합성했던 결과와 같습니다.

 

 

 

 

 

 

 

sdc 파일을 통해 Timing, Power 등을 확인 할  수 있습니다.